Prosesor, memori utama, dan perangkat I/O dapat diinterkoneksikan dengan rnenggunakan bus bersama yang fungsi utamanya adalah menyediakan jalur komunikasi untuk transfer data. Bus tersebut menyertakan jalur yang diperlukan untuk mendukung interrupt dan arbitration.
SYNCHRONOUS BUS
Dalam synchronous bus, semua perangkat mendapatkan informasi timing dari jalur clock bersama. Pulsa yang berjarak setara pada jalur ini mendefinisikan interval waktu yang setara, Dalam bentuk yang paling sederhana suatu synchronous bus, tiap interval ini merupakan suatu bus cycle dimana terjadi satu transfer data.
TRANSFER MULTIPLECYCLE
Skema yang dideskripsikan di atas menghasilkan desain sederhana untuk antar muka perangkat. Akan tetapi, skema tersebut memiliki beberapa keterbatasan. Karena transfer harus diselesaikan dalam satu siklus clock, maka periode clock, t2to, harus dipilih untuk mengakomodasi jeda terpanjang pada bus dan antar muka perangkat yang paling lambat. Hal ini memaksa semua perangkat untuk beroperasi pada kecepatan perangkat yang paling lambat.
ASYNCHRONOUSBUS
Skema alternatif untuk mengontrol transfer data pada bus berdasarkan pada penggunaan handshake antara master dan slave. Clock umum digantikan dengan dua jalur kontrol timing, Master ready dan Slaveready. Yang pertama dinyatakan oleh master untuk mengindikasikan telah siap melakukan transaksi, dan yang kedua adalah respon dari slave.
Banyak variasi dari teknik bus yang baru saja dideskripsikan terdapat dalam komputer komersial. Misalnya, bus pada famili prosesor 68000 memiliki dua mode operasi, satu asynchronous dan satu synchronous. Pilihan pada suatu desain tertentu melibatkan pertukaran antara berbagai faktor seperti:
· Kesederhanaan antar muka perangkat
· Kemampuan untuk mengakomodasi antar muka perangkat yang menyatakan jumlah jeda yang berbeda
· Waktu total yang diperlukan untuk transfer bus
· Kemampuan untuk mendeteksi error yang dihasilkan dari pengalamatan perangkat yang tidak ada atau dari kegagalan antar muka.
Keuntungan utama bus asynchronous adalah proses handshake menghilangkan kebutuhan sinkronisasi clock sender dan receiver, sehingga menyederhanakan desain timing. Jeda, baik yang dinyatakan oleh sirkuit antar muka atau oleh penyebaran melalui kabel bus, telah diakomodasi. Pada saat jeda ini berubah, misalnya, karena perubahan dalam meload pada saat sirkuit antar muka ditambahkan atau dihilangkan, maka timing transfer data melakukan pengaturan secara otomatis berdasarkan pada kondisi yang baru. Untuk bus synchronous, sirkuit clock harus didesain dengan cermat untuk memastikan sinkronisasi yang tepat, dan
jeda harus dijaga dalam batasan yang ketat.
SIRKUIT ANTAR MUK A
Suatu antar muka I/O terdiri dari sirkuit yang diperlukan untuk menghubungkan perangkat I/O ke bus komputer. Pada satu sisi antar muka kita memiliki sinyal bus untuk alamat, data, dan kontrol. Pada sisi yang lain kita memiliki jalur data dengan kontrol yang sesuai untuk mentransfer data antara antar muka dan perangkat I/O.
PORT PARALEL
Sekarang kita akan membahas aspek utama dalam desain antar muka dengan contoh praktis. Pertama tama, kita mendeskripsikan sirkuit untuk port input 8bit
Dan port output 8bit. Kemudian kita menggabungkan dua sirkuit tersebut untuk
menunjukkan bagaimana desain antar muka general purpose 8bit parallel port. Kita mengasumsikan bahwa sirkuit antar muka dihubungkan dengan prosesor 32bit yang menggunakan memorymapped I/0 dan protokol bus asynchronous
PORT SERIAL
Port serial digunakan untuk menghubungkan prosesor ke perangkat I/O yang memerlukan transmisi data satu bit tiap satu waktu. Fitur utama sirkuit antar muka untuk port serial adalah bahwa port tersebut mampu berkomunikasi dalam mode bitserial pada sisi perangkat dan dalam mode bitparallel pada sisi bus. Transformasi antara format paralel dan serial dicapai dengan shift register yang memiliki kemampuan akses paralel.
0 komentar:
Posting Komentar